【 – 字数作文】
【第一篇】南理工紫金学院艺术分数线
南京理工大学紫金学院综合评价招生综合素质测试题总结
南京理工大学紫金学院
最新综合素质测试面试真题及方法指导
成功有时候就只差一步！
（最新上海***培训最新内部资料价值800元）
历年考生面试成功经验总结，让你在南京理工大学紫金学院面试中胜人一筹！
目录
一、南京理工大学紫金学院综合素质测试面试形式介绍 ……………………. 3
二、南京理工大学紫金学院综合素质测试面试的主要内容介绍 ………… 7
三、南京理工大学紫金学院面试考生要适当准备三项内容 ………………. 10
四、依据南京理工大学紫金学院以往经验进行模拟面试 ………………….. 11
五、南京理工大学紫金学院综合素质测试面试真题技巧剖析 ………….. 13
六、南京理工大学紫金学院综合素质测试面试真题情景分析 ………….. 15
七、南京理工大学紫金学院综合素质测试面试时形象准备 ………………. 18
八、南京理工大学紫金学院综合素质测试面试评委的点评 ………………. 23
历年考生面试成功经验总结，让你在南京理工大学紫金学院面试中胜人一筹！
一、南京理工大学紫金学院综合素质测试面试形式介绍
南京理工大学紫金学院综合评价录取工作在南京理工大学紫金学院招生工作领导小组的领导下，由南京理工大学紫金学院招生办公室具体负责工作的组织和实施。面试过程全程录像，考生组合、考场安排、考官组成均现场抽签随机产生，确保公平、公正。面试主要对报考南京理工大学紫金学院考生的认知能力、分析能力、应对能力以及理想信念、思想品德、社会责任感等方面进行综合考核。根据综合成绩从高到低排序，按照考生专业志愿及招生计划确定入选名单。综合成绩由高考投档成绩、面试成绩（百分制）、学业水平考试成绩三者折算。
近几年的南京理工大学紫金学院综合素质测试面试方式呈现不同的特点，特别是深入实施综合评价招生录取模式改革试点工作之后。南京理工大学紫金学院主要有群体面试和单独面试两种方式。群体面试就是由多名考生共同参与的面试；单独面试就是考生一个人单独的面对主考官的面试。
在单独面试中，最常用的就是“多对一”个人陈述答辩方式的面试方式，即由南京理工大学紫金学院多位考官老师共同面试一个考生，面试过程中，考官提出问题，学生作答，然后考官根据考生的回答情况，给出相应的面试分数。在大多数情况下，考官也会给考生提问的机会。考官提的问题一般都有很强的综合性，交叉考核考生的多方面的能力。近几年南京理工大学紫金学院基本以单独面试为主。
群体面试就是若干个考生一起接受主考官的面试，群体面试一般有对话式、讨论式、情景式和辩论式几种方式。近几年南京理工大学紫金学院基本以单独面试为主，群体面试不常见。所以准备报考南京理工大学紫金学院的考生，要着重准备单独面试。
（一）个人陈述答辩方式面试
个人陈述答辩面试时按10-20人分成大组，每次进入1名考生，接受5名南京理工大学紫金学院相关专业老师组成的南京理工大学紫金学院面试官的集体面试，
【第二篇】南理工紫金学院艺术分数线
南京理工大学紫金学院(1)2
南京理工大学紫金学院
‘快乐心呼吸’第三届大学生心理趣味运动会
策
划
书
活动主办方：
南京理工大学紫金学院心理健康教育服务中心
活动承办方：
南京理工大学紫金学院心理健康协会
心协活动部
一、活动主题
二、活动目的
三、活动时间
四、活动地点
五、活动对象
六、前期准备
七、活动安排（内容和要求）
八、活动后期
九、物品清单
十、经费预算
十一、注意事项
本次活动最终解释权归南京理工大学紫金学院大学生心理健康协会所有！
活动部
2012年5月
一、活动主题：
南京理工大学紫金学院第二届“快乐心呼吸”大学心理健康趣味运动会
二、活动目的
通过此次心理趣味运动会加强各系之间的交流与联系。在游戏中通过一系列有趣又具有一定意义的心理趣味游戏拉近同学与同学之间的距离，加强交友与沟通。
本次活动主要是以心理游戏为基础的团体建设活动， 秉承学院心理健康教育服务中心'一人为本，主任自助’的一贯宗旨，力求让同学们深切感受到心协的快乐氛围，并建立新的团队的互相信任与合作，让大家在轻松有趣的活动中，感受快乐，感受团队的力量！
三、活动时间：
2012年5月12日
四、活动地点：
南京理工大学紫金学院操场
五、活动对象：
学院五系代表队每队12人
六、前期准备：
1.前期宣传（海报，横幅等）与活动宣传（活动过程中的有关活动与中心的宣传）
负责部门：宣传部
2.各类游戏的演练、活动总体统筹策划、活动现场负责。（包含游戏的的进度规划，活动演练，各种游戏的示范安排与游戏中的指导） 负责部门：活动部
3.活动前与活动中与系队伍的交流与沟通，并与活动部配合完成活动现场的调度。
负责部门：外联部
4.各队伍通报参加人员名单，各队的标牌制作，游戏规则等游戏中所需说明的印制，活动中所需物品的采购。
负责部门：办公室
5、活动照片的采集，通信搞的撰写 负责部门：编辑部
6.向现场参赛队员介绍游戏玩法与规则，调动现场气氛使活动更好的更顺畅的进行下去
负责人：一男一女两名主持人
七、活动流程：
1）心理健康教育服务中心主任发言致辞
2）院领导发言讲话，并宣布第三届心理健康运动会开幕
3）比赛项目开始
1.无敌风火轮（取前五名分别记为5、4、3、2、1分）
2.智勇闯关（取前五名分别记为5、4、3、2、1分）
3.宝贝新娘（取前五名分别记为5、4、3、2、1分）南理工紫金学院艺术分数线
4.衔杯传水（取前五名分别记为5、4、3、2、1分）
5.清凉一夏
6.滚雪球（备份）
八、物品清单
1.紫手环8个
2.篮球8个
3.足球8个
4.报纸若干（一定要足够多）
5.木棍8根
6.纸杯96个
7.小盆8个
8.胶布15卷 九、注意事项：
1）前期准备要充足，各部门要高度协调。
2）活动物品要准备充足，给老师的礼品要精美实用
3）活动过程中每只参赛队伍要配备一名副裁判员，最终判决权利归总裁判员所有。
4）主持人一男一女要抓紧时间训练熟悉活动内容。
5）本次活动全体心协成员都要参加，积极配合工作，协调人员调度，集全体成员之力将活动办好
6）活动中的评判工作要做到公平公正，如参赛队员遇有疑义需做好解释工作，避免冲突
【第三篇】南理工紫金学院艺术分数线
南理工紫金学院eda实验一
EDA技术与应用
实验报告
实验名称：
姓 名：
学 号： 班 级：
时 间：
软件和实验箱的介绍 Aa 120403 12级电科 2014.12.3
南京理工大学紫金学院电光系
一、 实验目的（四号+黑体）
1、讲解QuartusⅡ软件和实验箱的使用。
2、利用原理图输入法实现4位串行进位加法器。
3、重点掌握软件使用过程中工程建立、原理图输入方法、编译、仿真、管脚配置等。
二、 实验原理
全加器表达式为：
Si=Ai⊕Bi⊕Ci-1
Ci=(Ai⊕
Bi)Ci-1+AiBi
全加器逻辑符号：
4位串行进位加法器逻辑图：
三、 实验内容
一位全加器的原理图及其波形
四位全加器的构造图及其波形
四、 小结与体会
1、通过本次试验熟悉了quartus软件的使用，建立工程和建立文件的方法。
2、学会了使用原理图进行电路设计。
3．学会编译和仿真波形，观测实验现象。
【第四篇】南理工紫金学院艺术分数线
南理工紫金学院,3.2.1+周期信号的频谱周期信号的频谱分析——傅里叶级数
【第五篇】南理工紫金学院艺术分数线
南理工紫金学院,第3章
【第六篇】南理工紫金学院艺术分数线
南理工紫金学院eda实验五
EDA技术与应用 实验报告
实验名称：
姓 名： 学 号： 班 级： 时 间：
并行乘法器
Aa 120403 12电科 2014.12.25
南京理工大学紫金学院电光系
一、 实验目的（四号+黑体）
1、学习包集和元件例化语句的使用。（五号+宋体，段前缩进2字符,固定值18磅行距） 2、学习FAU(全加器单元)电路的设计。 3、学习并行乘法器电路的设计。
二、 实验原理
1、用VHDL代码描述FAU、与门电路，要求其操作数有a、b两个，每个操作数都是4位宽度。
2、利用元件例化语句构成所需要的基本元件，利用包集声明该元件，在主代码中调用该元件完成设计。
1、并行乘法器的原理图：
p(0)
p(1)
p(2)
p(3)
2、TOP单元：
3、mid单元
b(3)
b(2)
b(1)
b(0)南理工紫金学院艺术分数线
4、lower单元
p(3)
+
p(2)
local(2)
+
p(1)
local(1)
+
p(0)
三、 实验内容
adder:
library ieee;
use ieee.std_logic_1164.all;
entity adder is
port (a,b,cin:in std_logic; s,c:out std_logic); end adder;
architecture adder of adder is begin
s<=a xor b xor cin;
c<=(a and b)or(a and cin) or (b and cin); end adder;
and_2:
library ieee;
use ieee.std_logic_1164.all;
entity and_2 is
port (a,b:in std_logic; y:out std_logic); end;
architecture rhl of and_2 is
begin
y<=a and b; end ;
mycom:
library ieee;
use ieee.std_logic_1164.all;
package mycom is
component and_2 is南理工紫金学院艺术分数线
port (a,b:in std_logic; y:out std_logic); end component;
component adder is
port (a,b,cin:in std_logic; s,c:out std_logic); end component;
end mycom; top:
library ieee;
use ieee.std_logic_1164.all; use work.mycom.all;
entity top is南理工紫金学院艺术分数线
port(a:in std_logic;
b:in std_logic_vector(3 downto 0); s,c:out std_logic_vector(2 downto 0); p: out std_logic); end top;
architecture top of top is begin
b1:and_2 port map(a,b(3),s(2)); b2:and_2 port map(a,b(2),s(1)); b3:and_2 port map(a,b(1),s(0)); b4:and_2 port map(a,b(0),p); c<="000"; end;
mid:
library ieee;
use ieee.std_logic_1164.all; use work.mycom.all;
entity mid is
port(a:in std_logic;
b:in std_logic_vector(3 downto 0);
sin,cin:in std_logic_vector(2 downto 0); sout,cout:out std_logic_vector(2 downto 0); p: out std_logic); end ;
architecture mid of mid is
signal and_out:std_logic_vector(2 downto 0); begin
b1:and_2 port map (a,b(3),sout(2)); b2:and_2 port map (a,b(2),and_out(2)); b3:and_2 port map (a,b(1),and_out(1)); b4:and_2 port map (a,b(0),and_out(0));
b5:adder port map (sin(2),cin(2),and_out(2),sout(1),cout(2)); b6:adder port map (sin(1),cin(1),and_out(1),sout(0),cout(1)); b7:adder port map (sin(0),cin(0),and_out(0),p,cout(0)); end; low:
library ieee;
use ieee.std_logic_1164.all; use work.mycom.all;
entity low is
port(sin,cin:in std_logic_vector(2 downto 0); p:out std_logic_vector(3 downto 0)); end ;
architecture low of low is
signal lo:std_logic_vector(2 downto 0); begin
lo(0)<='0';
b1:adder port map(sin(0),cin(0),lo(0),p(0),lo(1)); b2:adder port map(sin(1),cin(1),lo(1),p(1),lo(2));